Дешифратори

ЛАБОРАТОРНА РОБОТА №3

Вивчення цифрових пристроїв комбінаційного типу на основі інтегральних мікросхем ТТЛ середнього ступеня інтеграції

Мета роботи: Вивчення принципу роботи і експериментальне дослідження таблиць істинності дешифраторів та демультиплексорів на основі МС ТТЛ.

Короткі теоретичні відомості

Дешифратори

Повний двійковий дешифратор або декодер (від англ. decoder) – це операційний вузол комбінаційного типу, що перетворює n -розрядний двійковий позиційний код X=x_n-1, …, x₂, x₁, x₀ у m -розрядний унітарний код (m=2ⁿ). Це означає, що на довільному наборі вхідних змінних рівень логічної одиниці з’являється тільки на одному з виходів, при логічних нулях на інших m-1 виходах (або навпаки, якщо дешифратор має не прямі, а інвертовані виходи).

Дешифратори найчастіше застосовуються в пристроях управління для дешифрації операцій перетворення кодів і мікрокоманд в управляючі сигнали, в запам’ятовуючих пристроях для вибору комірок пам’яті при запису або зчитуванні інформації.

Для випадку двовходового дешифратора (n=2, m=2²=4) його таблиця істинності буде мати наступний вигляд (табл 1.1).

Таблиця 1.1. Таблиця істинності двовходового повного двійкового нестробуємого дешифратора

У відповідності до таблиці істинності такого дешифратора можливо зробити висновок, що при двох інформаційних виводах x₁, x₀ і чотирьох виходах y₃, y₂, y₁, y₀, рівняння переходів для кожного з y_i виходів буде мати вигляд:

(1)

При такій системі позначень індексі i для системи вхідних сигналів y_i буде десятковим еквівалентом заданого на вході двійкового коду X. Наприклад, для i=2 десятковий еквівалент визначається за системою рівнянь (1) наступним чином:

(2)

По наявності у структурі дешифратора входу синхронізації C, розрізняють стробуємі і нестробуємі (синхронізовані і асинхронні) двійкові дешифратори.

У відповідності до системи рівнянь переходу (1) для двовходового повного двійкового дешифратора на рис.1 представлена відповідна функціональна схема дешифратора (а), його умовне графічне позначення для стробуємого (в) і нестробуємого (б) виконання.

На схемі рис.1.а інвертори DD1, DD2, DD3, DD4 називають адресними інверторами або адресними формувачами. Вони призначаються для того, щоб кожний із входів (x₀, x₁) представляв собою одиничне навантаження. Якщо до цієї схеми добавити додатковий стробуючий вхід C (вхід синхронізації, зображено пунктиром на рис.1), то отримаємо схему синхронізованого дешифратора, який при C=1 буде відпрацьовувати таблицю істинності, а при C=0, на всіх виходах y_i=0.

Відповідне рівняння переходів для стробуємого дешифратора буде мати вигляд:

(3)

Слід відмітити, що по входу C також ставлять інвертор, аналогічний DD1-DD4, але на схемі рис.1.а цей інвертор для спрощення не зображений. Пряма реалізація системи рівнянь (4.3.а) і (4.3.б) приводить до структури, що зображена на рис.1.а і яка назвивається одноступеневим (лінійним дешифратором).

Рис.1. Функціональна схема дешифратора (“2”®”4”) (а), його умовні графічні позначення для стробуємого (в) і нестробуємого (б) виконання

Для побудови багаторозрядних дешифраторів застосовують принцип каскадного з’єднання дешифраторів меншої розрядності. На рис.2 приведена схема побудови чотирьохступеневого (n=4) стробуємого дешифратора на базі дворозрядних стробуємих дешифраторів.

Рис.2. Схема чотирьохрозрядного стробуємого дешифоратора (“4®16”), побудованого на базі дворозрядних дешифраторів за принципом каскадування.