Матричные умножители

Для ускоренного выполнения операции умножения выпускают специальные БИС матричных умножителей, выполняющие операцию за один такт. Внутренняя структура таких умножителей, как правило, аппаратно обеспечивает реализацию операции умножения «в столбик». Поясним возможность такой реализации на примере. Предположим, что необходимо перемножить два 4-разрядных двоичных сомножителя А(а₃, а₂, а₁, а₀) и В(в₃, в₂, в₁, в₀). Для них выполняется следующая последовательность действий:

Числа ai, bj можно получить параллельно во времени с помощью элементов «И», а сложение по столбцам выполнить на полных одноразрядных комбинационных сумматорах, причем в зависимости от выбранного способа сложения время выполнения операции будет различным.

Схематично аппаратную реализацию можно представить следующим образом:

Для аппаратной реализации умножителя по этой схеме в общем случае потребуется n² элементов «И» и n(n-1) полных одноразрядных комбинационных сумматоров. Время выполнения операции определяется правой диагональю и нижним рядом сумматоров:

t_умн. =t_& +2(n-1)t_сумм.,

где n- разрядность сомножителей;

t_& - задержка распространения сигнала через элемент «И»;

t_сумм. - задержка распространения сигнала через комбинационный сумматор.

Приведенная схема лежит в основе большинства матричных умножителей. Теоретически синтезировать параллельный умножитель можно и на основе ИМС ПЗУ. Однако в этом случае для n-разрядных сомножителей потребовалось бы ПЗУ емкостью 2²ⁿ *2n, т.е. даже при n=16 потребовалось бы ПЗУ емкостью 2³²*32-разрядных слов, что затруднительно реализовать даже с учетом современных возможностей.

В состав серии 1802 входят три матричных умножителя: 1802ВР3-8*8, ВР4-12*12, ВР5-16*16, предназначенных для построения быстродействующих процессоров цифровой обработки сигналов, реализующих преобразования Фурье, цифровую фильтрацию и других целей, а также один последовательный умножитель / делитель 1802ВР2-БИС.

Рассмотрим сначала структуру более простого матричного умножителя 8*8 ИМС 1802 ВР3:

DX, DY – информационные каналы сомножителей. HBХ, HBУ – управляющие сигналы множимого и множителя, соответственно. Если HBХ или YBY=0, то по соответствующему каналу предается сомножитель в дополнительном коде. Например, если HBX=0, то множимое х7 – знак, х6х5…х0 – данные. Если HBХ=HBУ=1, то умножаются числа без знака, на выходах DX, DY операнды без знака х7х6…х0; y7y6…y0. CLKX, CLKY – сигналы записи сомножителей в буферные регистры Х, У – соответственно. - Вход управления округлением. Округление происходит путем прибавления в старший отбрасываемый бит при . STB – сигнал управления режимом прозрачности регистра результата. При STB=1 – регистра результата нет. CLKP – управление записью в регистр результата. EDP - управление выходным буфером, при EDP=0 выход в активном состоянии. Время выполнения операции – 100 нс. 1802 ВР4 – 12*12 имеет аналогичные управляющие сигналы и структуру.

Структура БИС 1802 ВР5 имеет вид:

PY15-PY0 – информационные входы множителя Y или выходы P младшей части произведения (шина множителя Y мультиплексирована с младшей частью произведения P). X15-Х0 – информационные входы множимого. P31-P16 - информационные выходы старшей части произведения. ТСХ, ТСУ – знаки весовых коэффициентов. Если ТСХ=ТСУ=0, то умножаются числа без знака, на выходах X, PY операнды без знака х15х14…х0 y15y14…y0. Если ТСХ=1 или ТСУ=1, то по соответствующему каналу предается сомножитель в дополнительном коде. Например, если ТСХ=1, то у множимого X х15 – знак, х14х13…х0 – значащие разряды. CLKX, CLKY – сигналы записи сомножителей в буферные регистры Х, У соответственно. CLKL, CLKM – сигналы записи в регистр результата младшей и старшей части произведения соответственно. RND - вход управления округлением результата. Округление результата до 16 разрядов происходит путем прибавления единицы в старший отбрасываемый бит при RND=1. FT – сигнал управления режимом прозрачности регистра результата. При FT=1 регистра результата как бы нет. RS – используется для распределения по выходным регистрам старшей и младшей части произведения и присвоения знака младшей части произведения при RS=0. TRIL, TRIM – сигналы управления выходными буферными каскадами младшей и старшей частей произведения соответственно. Соответствующий каскад находится в третьем состоянии, если управляющий сигнал равен 1.

Представление сомножителей и произведения на примере ИМС 1802 ВР5.