Структура контролера

Рис. 4. Структура контролера (ДК – дискретні канали, АК – аналогові канали, ЛК – лінії керування)

До складу ядра входить мінімальна добірка великих інтегральних схем (ВІС) мікропроцесорного комплекту, необхідних для виконання задач керування. Зокрема, ядро повинно вміщувати:

- мікропроцесор (однокристальну мікро-ЕОМ);

- ВІС оперативного запам’ятовуючого пристрою (ОЗП);

- ВІС постійного запам’ятовуючого пристрою (ПЗП);

- програмований таймер;

- контролер переривань;

- ВІС послідовного або паралельного інтерфейсу (в залежності від типу інтерфейсу зв’язку з ПЕОМ);

- контролер прямого доступу до пам’яті.

Факультативна частина контролера вміщує додаткові об’єми ОЗП та периферійних ВІС, необхідних для роботи з заданим у варіанті об’єктом керування і визначається характеристиками останнього.

Факультативна частина реалізує цифрові та аналогові канали вводу-виводу інформації, за допомогою яких контролер взаємодіє з об’єктом керування.

Канали цифрового вводу-виводу інформації реалізуються на підставі ВІС паралельного вводу-виводу разом з відповідними підсилювачами, які повинні забезпечити потрібний рівень вхідних та вихідних сигналів.

Канали аналогового вводу-виводу реалізуються на підставі відповідних схем АЦП або ЦАП і схем аналогових мультиплексорів-демультиплексорів, які забезпечують необхідну кількість аналогових каналів.

Вибір розрядності коду, що передається цифровим каналом, або розрядності ЦАП-АЦП при використанні аналогових каналів виконується згідно з формулами:

N_X = log ₂ (X_max / δ _x); (3.1)

N_Y = log ₂ (Y_max / δ _y); (3.2)

де: X_max, Y_max – максимальні величини координат ПВГІ і ГРП;

δ _x, δ _y – дозволяюча здатність ПВГІ і ГРП за координатами X і Y.

З двох отриманих за формулами (3.1) та (3.2) результатів вибирається більший і округлюється до цілого числа байтів.

В зв’язку з тим, що максимальні значення координат для ПВГІ і ГРП можуть різнитись, розрахунки виконуються окремо для кожного пристрою.