Пример 5

Для работы процессора с ИС памяти наряду с сигналами адресации нужны и другие управляющие сигналы. На рис. 5.17 дан пример выработки сигна­лов управления для тактируемого SRAM, требующего импульсных сигналов . Для возвращения CS к пассивному (высокому) уровню между циклами обращения к ЗУ, что и придает импульсный характер этому сигналу, ис­пользуется конъюнкция сигналов и как сигнал разреше­ния работы дешифратора. В этом случае между циклами обращения к ЗУ и сигнал чтения из памяти MEMR и сигнал записи в память MEMR пас­сивны, т. е. имеют единичные уровни. При этом на выходе конъюнктора вырабатывается единичный сигнал,, запрещающий работу дешифратора, на выходе которого формируются пассивные (единичные) уровни, т. е. снима­ются сигналы . При любом обращении к памяти активизируются (становятся нулевыми) сигнал или , что создает нулевой сигнал на выходе конъюнктора и разрешает работу дешифратора.

Рис. 5.17. Пример схемы выработки сигналов управления для тактируемого статического ЗУ

На рис. 5.17 показан также возможный способ выработки сигнала готовно­сти, подаваемого на вход RDY микропроцессора. Когда микропроцессор обращается к медленному субмодулю, соответствующий сигнал стано­вится нулевым, и совпадение двух нулей на входах элемента ИЛИ-НЕ дает на его выходе единицу, запускающую генератор одиночных импульсов G1. На время существования этого импульса сигнал готовности снимается, и МП вводит в цикл обращения к памяти такты ожидания. По окончании им­пульса появляется сигнал RDY, МП выходит из состояния ожидания и реа­лизует операцию обмена. Длительность импульса подбирается соответствен­но требованиям медленного субмодуля.

Показанный на рис. 5.18 генератор вырабатывает одиночный импульс, син­хронизированный с тактовыми импульсами системы. При отсутствии сигна­ла WAIT в каждом машинном цикле сигнал сбрасывает триггеры, на вход элемента И-НЕ действует нулевой сигнал с выхода триггера Т1 и, сле­довательно, сигнал RDY = 1. Появление сигнала WAIT приводит к установ­ке первым же тактовым импульсом триггера Т1, на входах элемента И-НЕ оба сигнала становятся единичными и выход RDY принимает нулевое зна­чение. Это состояние продлится до тех пор, пока единичное состояние не продвинется по цепочке триггеров до конца. Установка триггера Тn создает на входе элемента И-НЕ нулевой сигнал, и RDY станет единичным, что по­зволит МП перейти к операции обмена. Вводимое число тактов ожидания здесь соответствует числу триггеров в цепочке, начиная с Т2.

Рис. 5.18. Пример схемы генерации сигнала неготовности при работе процессора с памятью малого быстродействия