Конфигурирование устройств. В стандарт заложены возможности автоматического конфигурирования систем­ных ресурсов (пространств памяти и ввода-вывода и линий запроса прерываний)

В стандарт заложены возможности автоматического конфигурирования систем­ных ресурсов (пространств памяти и ввода-вывода и линий запроса прерываний). Автоматическое конфигурирование устройств (выбор адресов и прерываний) поддерживается средствами BIOS и ориентировано на технологию PnP. Стандарт PCI определяет для каждого слота конфигурационное пространство размером до 256 регистров (8-битных), не приписанных ни к пространству памяти, ни к

6.2. Шина PCI______________________________________________________ 205

пространству ввода-вывода. Доступ к ним осуществляется по специальным цик­лам шины Configuration Read и Configuration Write, вырабатываемым с помощью одного из вышеописанных механизмов. В этом пространстве есть области, обя­зательные для всех устройств, и специфические. Конкретное устройство может иметь регистры не во всех адресах, но должно поддерживать нормальное заверше­ние для адресуемых к ним операций. При этом чтение несуществующих регист­ров должно возвращать нули, а запись выполняться как холостая операция. Пос­ле аппаратного сброса (или при включении питания) устройства PCI не отвечают на обращения к пространству памяти и ввода-вывода, они доступны только для операций конфигурационного считывания и записи. В этих операциях устройства выбираются по индивидуальным сигналам IDSEL и сообщают о потребностях в ре­сурсах и возможных вариантах конфигурирования. После распределения ресурсов, выполняемого программой конфигурирования (во время теста POST), в конфигу­рационные регистры устройства записываются параметры конфигурирования. Только после этого к устройствам становится возможным доступ по командам обращения к памяти и портам ввода-вывода. Для того чтобы всегда можно было найти работоспособную конфигурацию, все ресурсы, занимаемые картами, долж­ны быть перемещаемыми в своих пространствах. Для многофункциональных карт каждая функция должна иметь собственное конфигурационное пространство.

Конфигурационное пространство устройства начинается со стандартного заголов­ка, в котором содержатся идентификаторы производителя, устройства и его класса, а также описание требуемых и занимаемых системных ресурсов. После заголовка могут располагаться регистры, специфичные для устройства; они могут занимать адреса конфигурационного пространства в пределах 40-FFh.

Формат заголовка приведен на рис. 6.10. Серым цветом здесь выделены поля, обя­зательные для всех устройств.

Перечисленные ниже поля идентификации допускают только чтение.

♦ Devi се ID — идентификатор устройства, назначаемый производителем.

♦ Vendor ID — идентификатор производителя микросхемы PCI, назначенный
PCI SIG. Идентификатор FFFFh является недопустимым; это значение долж­но возвращаться при чтении конфигурационного пространства несуществу­ющего устройства.

♦ Revi si on ID — версия продукта, назначенная производителем. Используется как расширение поля Devi ce ID.

♦ Header Type — тип заголовка (биты 6: 0), определяющий формат ячеек в диа­пазоне 10-3Fh и несущий признак многофункционального устройства (если бит 7=1). На рисунке приведен формат заголовка типа 0, относящийся именно к устройствам PCI. Тип 01 относится к мостам PCI-PCI; тип 02 относится к мо­стам для CardBus.

♦ Class Code — код класса, определяющий основную функцию устройства, а ино­гда и его программный интерфейс (см. п. 6.2.13). Старший байт (адрес OBh) определяет базовый класс, средний — подкласс, младший — программный интер­фейс (если он стандартизован).

Рис. 6.10. Формат заголовка конфигурационного пространства устройства PCI

Остальные поля заголовка являются регистрами устройств, допускающими как запись, так и чтение.

♦ Command (RW) — регистр команд, управляющий поведением устройства на шине PCI. Регистр допускает как запись, так и чтение. После аппаратного сбро­са все биты регистра (кроме специально оговоренных исключений) обнулены. Назначение бит регистра команд:

• бит 0—10 Space — разрешение ответа на обращения к пространству вво­
да-вывода;

• бит 1 — Memory Space — разрешение ответа на обращения к пространству памяти;

• бит 2 — Bus Master — разрешение работы инициатором (в режиме управ­ления шиной);

• бит 3— Special Cycles — разрешение реакции на специальные циклы;

• бит4 —Memory Write& and Invalidate enable— разрешениеиспользовать
команды «запись с инвалидацией» при работе инициатором (если бит обну­
лен, то вместо этих команд должна использоваться обычная запись в память);

• бит 5 — VGA palette snoop — разрешение слежения за записью в регистр палитр;

6.2. Шина PCI_______________________________________________________ 207

• бит 6 — Pari ty Error Response — разрешение нормальной реакции (выра­
батывать сигнал PERR#) на обнаруженную ошибку паритета (если бит обну­лен, то устройство должно только фиксировать ошибку в регистре состояния, в то время как генерация бита паритета устройством выполняется всегда);

• бит7 — Stepping Control —возможность пошагового переключения (address/data stepping) линий (если устройство никогда этого не делает, бит регист­ра «запаян» в «О», если делает всегда — в «1», устройство с такой возможно­стью по сбросу устанавливает этот бит в «1»);

• бит 8 — SERR# Enable — разрешение генерации сигнала ошибки SERR# (ошибка паритета адреса сообщается, когда этот бит и бит 6=1);

• бит 9— Fast Back-to-Back Enable (необязательный) — разрешение ве­
дущему устройству использовать быстрые смежные обращения к разным
устройствам (если бит обнулен, быстрые обращения допустимы лишь для
транзакций с одним агентом);

• биты 10-15 — резерв.

♦ Status — регистр состояния, допускающий кроме чтения еще и запись. Одна­ко запись выполняется специфично — с ее помощью можно только обнулять биты, но не устанавливать. Биты, помеченные как RO, допускают только счи­тывание. При записи в позиции обнуляемых бит устанавливаются единичные значения. Назначение бит регистра состояния:

• биты" 0-3 — резерв;

• бит 4 — Capabili ty List (RO, необязательный) — указание на наличие
указателя новых возможностей (смещение 34h в заголовке);

• бит5 —66 MHz Capable (RO, необязательный)—поддержкачастоты66 МГц;

• бит 6 — резерв;

• бит 7—Fast Back-to-Back Capable (RO, необязательный) — поддержка
быстрых смежных транзакций (fast back-to-back) с разными устройствами;

• бит 8 — Master Data Parity Error (только для устройств с прямым
управлением) — устанавливается, когда устройство с установленным битом 6 в регистре команд, являясь инициатором, само ввело (при чтении) или обнаружило (при записи) сигнал PERR#;

• биты 10: 9 — DEVSEL Timi ng — скорость выборки: 00 — быстрая, 01 — сред­няя, 10 — низкая (определяет самую медленную реакцию DEVSEL* на все ко­манды, кроме Configuration Read и Configuration Write); бит 11 — Signaled Target Abort—устанавливается целевым устройством, когда оно отвергает транзакцию;

• бит 12 — Received Target Abort— устанавливается инициатором, когда
он обнаруживает отвергнутую транзакцию;

• бит 13— Received Master Abort—устанавливается ведущим устройством, когда оно отвергает транзакцию (кроме специального цикла);

208_____________________________________ Глава 6. Шины и карты расширения

• бит 14 — Si gnaled System Error — устанавливается устройством, подав­
шим сигнал SERR#;

• бит 15 — Detected Parity Error—устанавливаетсяустройством, обнару­
жившим ошибку паритета.

♦ Cache Line Size (RW) — размер строки кэша (0-128, допустимые значения
2^П, иные трактуются как 0). По этому параметру инициатор определяет, какой командой чтения воспользоваться (обычное чтение, чтение строки или множе­ственное чтение). Ведомое устройство использует этот параметр для поддерж­ки пересечения границ строк при пакетных обращениях к памяти. По сбросу регистр обнуляется.

♦ Latency Timer (RW) —значение таймера задержки (см. п. 6.2.4) в тактах шины. Часть битов может не допускать изменения (обычно младшие три бита неиз­менны, так что таймер программируется с дискретностью в 8 тактов).

♦ BIST (RW) — регистр управления встроенным самотестированием. Назначе­ние бит регистра:

• бит 7 — возможность BIST;

• бит 6 — запуск теста: запись единицы инициирует тест, по окончании устрой­ство сбрасывает бит (тест должен быть завершен не более чем за 2 с);

• биты 5: 4 — резерв (0);

• биты 3: 0 — код завершения теста: 0 — тест прошел успешно.

♦ Card Bus CIS Pointer (необязательный) —указательнаструктуруописателя
Card Bus для комбинированного устройства PCI+Card Bus.

♦ Interrupt Line(RW) — номер входа контроллера прерывания для использу­
емой линии запроса (0-15 — IRQO-IRQ15, 255 — неизвестный или не используется).

♦ Interrupt Pin (RO) — контакт, используемый для запроса прерывания: 0 —
не используется, 1 - INTA#, 2 - INTB#, 3 - INTC#, 4 - INTD#, 5-FFh - резерв.

♦ Mi n_GNT (RO) — минимальное время, на которое ведущему устройству долж­но предоставляться управление шиной из расчета на частоту 33 МГц, в интер­валах по 0, 25 мкс.

♦ Max_Lat (RO) — максимально допустимая задержка предоставления ведущему устройству доступа к шине, в интервалах по 0, 25 мкс (0 — нет специальных требований).

♦ Subsystem ID (задается производителем) и Subsystem Vendor ID (произво­
дитель получает в PCI SIG) — идентификаторы, позволяющие точно иденти­фицировать карты и устройства (в системе могут быть установлены несколько карт с совпадающими идентификаторами устройства и производителя Devi се ID и Vendor ID). В поле 2Ch ставится идентификатор производителя карты PCI (может совпадать со значением в поле 0, если фирма выпускает и микро­схемы, и карты).

6.2. Шина PCI_______________________________________________________ 209

♦ Capability Poi nte г (CAP_PTR)—указатель на список возможностей (свойств), описанных в конфигурационном пространстве (биты 1: 0=00). Каждый элемент списка начинается с байта идентификатора типа элемента (CAP_I D, определен­ного PCI SIG), за которым следует указатель на следующий элемент списка (нулевой указатель является признаком конца списка), после чего расположе­ны байты описаний самих свойств. Все элементы выравниваются по границе двойного слова.

♦ Base Address Registers -^ базовые адреса областей памяти и портов ввода-
вывода. Для областей памяти бит 0=0. Биты 2: 1 — тип: 00 — располагаются в 32-битном адресном пространстве, 10 — в 64-битном (в этом случае регистр расширяется следующим за ним 4-байтным словом), 01 и 11 — резерв (01 в преж­них версиях предназначались для памяти в пределах первого мегабайта). Бит 3 (Prefetchable) устанавливается, если чтение памяти не приводит к побоч­ным эффектам, все байты считываются независимо от сигналов ВЕ[3: 0]# и от­дельные записи мостом могут быть объединены (то есть это память в чистом виде); в иных случаях бит обнулен. Биты 31: 4 — базовый адрес памяти. Для портов бит 0=1; бит 1 -0 (резерв); биты 31: 2— базовый адрес блока портов. Кон­фигурирующая программа может определить размеры требуемых областей.
Для этого после аппаратного сброса она должна считать и сохранить значения
базовых адресов (это будут адреса по умолчанию), записать в каждый регистр
FFFFFFFFh и снова считать их значение. В полученных словах нужно обну­
лить биты декодирования типа (биты 3: 0 для памяти и биты 1: 0 для ввода-вы­вода), инвертировать и инкрементировать полученное 32-битное слово — ре­зультатом будет длина области (для портов биты 31: 16 игнорировать). Метод подразумевает, что длина области выражается числом 2" и область выров­нена естественным образом.

♦ Expansion ROM Base Address—базовый адрес ПЗУ программной поддержки карты. Бит 0 — разрешение использования ПЗУ; биты 1-10 — резерв; биты 11-31 — базовый адрес. Размер ПЗУ определяется так же, как и в регистрах базо­вых адресов (см. выше). Обращение к ПЗУ возможно лишь при разрешенном использовании памяти (бит 1 в регистре команд).