Главная страница Случайная страница
КАТЕГОРИИ:
АвтомобилиАстрономияБиологияГеографияДом и садДругие языкиДругоеИнформатикаИсторияКультураЛитератураЛогикаМатематикаМедицинаМеталлургияМеханикаОбразованиеОхрана трудаПедагогикаПолитикаПравоПсихологияРелигияРиторикаСоциологияСпортСтроительствоТехнологияТуризмФизикаФилософияФинансыХимияЧерчениеЭкологияЭкономикаЭлектроника
Оперативные запоминающие устройства
|
|
ОЗУ представляют собой устройства памяти с адресной организацией, поэтому обычно обозначаются RAM. Структурная схема типового ОЗУ приведена на рис.6.3. Информация в ОЗУ хранится в матрице, образуемой ячейками памяти (ЯП), расположенными вдоль строк и столбцов. ЯП могут быть статическими и динамическими, что и определяет вид ОЗУ - статические (SRAM) или динамические (DRAM).
Каждая ячейка памяти в зависимости от разрядности шины DI или DO данных ОЗУ может хранить один бит, один байт, одно слово или двойное слово. Кроме того, ЯП снабжена управляющими цепями для установки ячейки в любой из трех режимов: режим хранения, в котором ЯП отключается от входа и выхода ОЗУ; режим чтения, в котором содержащаяся в ЯП информация выдается на выход DO (Data Output); режим записи, в котором в ЯП записывается поступающая со входа DI (Data Input) информация.
Каждая ЯП имеет номер, называемый адресом ячейки. Для поиска требуемой ЯП указывается строка и столбец матрицы, на пересечении которых находится выбираемая ЯП. Адрес ЯП в виде двоичного кода принимаются по шине адреса ADR в регистр адреса. Число разрядов адреса определяется информационной емкостью ОЗУ. Числа строк и столбцов накопителя обычно выбираются равными целой степени двух. Если число строк Nстр = 2 n1 и число столбцов Nстолб = 2 n2, то общее число ЯП (емкость ОЗУ)
N = Nстр x Nстолб = 2 n1 x 2 n2 = 2 n1+n2
где n = n1 + n2 – число разрядов адреса, принимаемого в регистр адреса.
Например, при емкости N = 210 = 1024 число разрядов адреса n =10; при этом, как правило, выбирается n1 = n2 = n /2 = 5, в этом случае число строк и столбцов накопителя равно 25 = 32.
Разряды регистра адреса делятся на две группы: одна группа n1 разрядов определяет двоичный номер строки матрицы, в которой расположена ЯП, другая группа n2 разрядов определяет двоичный номер столбца, в котором расположена выбираемая ЯП. Каждая группа разрядов адреса подается на соответствующий дешифратор: дешифратор строк, формирующий стробы строк RAS (Row Access Strobe), и дешифратор столбцов, формирующий стробы столбцов CAS (Column Access Strobe).
Любое обращение к ОЗУ включает выбор ЯП по ее адресу и затем чтение или запись в выбранную ЯП.
При выборе ЯП каждый из дешифраторов формирует на одном из своих выходов уровень логической 1 (на остальных выходах дешифраторов устанавливается уровень лог. 0). Выбранная ЯП оказывается под воздействием уровней логической 1 одновременно по цепям строки и столбца, поэтому к ячейке становится возможен доступ.
Далее возможны чтение из ЯП или запись в нее, что определяется соответственно значением сигнала на входе 
.
При чтении (сигнал 
) содержимое ЯП выдается на усилитель чтения и с него на выходной регистр и затем на выход DO оперативной памяти. При записи (сигнал 
) код со входа DI оперативной памяти поступает во входной регистр, далее через усилитель записи в выбранную ЯП и запоминается в ней.
Процессы записи или чтения происходят в том случае, если на входе выбора кристалла 
(Chip Select) действует активный уровень логического 0. При уровне логической 1 на этом входе на всех выходах дешифраторов устанавливается уровень логического 0 и оперативная память переходит в режим хранения.
 |
Рассмотрим временные диаграммы сигналов ОЗУ в режимах чтения (рис.6.4) и записи (рис.6.5).
При чтении (рис.6.4.) на выходе D0 ОЗУ появляется содержимое выбранной ЯП, которое имеет определенную задержку tзад1 относительно момента подачи адреса и сигнала на вход , связанную с процессами дешифратора адреса и включения выходных цепей выбранной ЯП.
 |
В режиме записи (рис.6.5.) должны быть соблюдены условия, которые исключили бы нарушение содержимого ячеек, к которым не производится обращение. Это обеспечивается тем, что сигнал на вход
подается с задержкой tзад2 относительно момента подачи сигналов на входы адреса, и входных данных DI, и снимается сигнал на входе прежде, чем будет снят сигнал в цепи .
ОЗУ большой емкости и разрядности хранимой информации создают из модулей ОЗУ меньшей емкости и разрядности. Например, для увеличения разрядности ЯП у нескольких модулей ОЗУ объединяют соответственно адресные входы, входы управления записью/чтением и входы , а информационные входы DI и выходы DO составляющих модулей используются раздельно. В результате этого разрядность ЯП увеличивается и становится равной сумме разрядностей ЯП составляющих модулей. Для увеличения емкости ОЗУ необходимо использовать дополнительный дешифратор, на входы которого подключают дополнительные разряды адреса, а выходы дешифратора соединяются со входами составляющих модулей для их поочередного использования в составе общего блока ОЗУ.