Структура МП Intel 8085

На рис. 8.1 показана архитектура МП Intel 8085. Он имеет 16-разрядный счетчик команд и защелку адреса, которая загружает специализированную адресную (A15-А8) и мультиплексированную шины (AD7-AD0). Параллельные данные входят в МП и покидают его через AD7-AD0. Эта шина передает адрес, когда линия управления ALE получает Н-

сигнал, и данные, когда L-сигнал.

Рис. 8.1. Функциональная схема МП Intel 8085 (архитектура)

По 8-разрядной внутренней шине входящие и выходящие данные вводятся внутрь устройства. Они могут поступать с внутренней шины данных в 8-разрядный аккумулятор или регистр временного хранения, в индикаторы, регистр команд, устройство управления, в какой-либо из регистров общего назначения (В, С, D, Е, Н, L), 16-разрядный указатель стека, 16-разрядный счетчик команд или 8 -разрядный буфер адреса/данных. Выводы SID и SOD вода и вывода последовательных данных приведены справа вверху на рис. 8.1, входы прерывания (INTR, RST5.5, RST6.5, RST7.5 и TRAP] — вверху слева вместе с выходом (подтверждение запроса на прерывание). Арифметико-логическое устройство загружается двумя 8-разрядными регистрами (аккумулятором и регистром временного хранения), как и в МП Intel 8080. Регистр состояний содержит пять индикаторов состояния.

Регистр команд связан с дешифратором. Последний определяет текущую команду, требуемую микропрограмму или следующий машинный цикл. Он информирует затем схему управления и синхронизации о последовательности действий. Эта схема координирует действия МП и периферии.