Создание списка соединений

Для продолжения проектирования после создания схемного описания проекта выполняется команда Tools> Create Netlist менеджера проектов. При выполнении моделирования с помощью OrCAD PSpice эта команда загружается автоматически; для передачи данных в программу разработки ПП OrCAD Layout и другие (всего предусмотрено составление списка соединений примерно в 40 форматах, выбираемых пользователем) эта команда выполняется вручную, предварительно выделив имя проекта в менеджере проектов.

Перед выполнением моделирования нужно исключить повторы позиционных обозначений компонентов, а перед разработкой ПП необходимо также произвести упаковку секций компонентов в корпуса. Эти операции выполняют по команде Tools> Annotate менеджера проектов, диалоговое окно которой показано на рис. 2.25 (см. разд. 2.3.3).

Перед созданием списка соединений желательно выполнить команду Tools> Design Rules Check (DRC) для выявления ошибок в схеме (при запуске программы PSpice на моделирование эта команда загружается автоматически, но в любом случае нужно предварительно задать ее конфигурацию). Отчет о проверке заносится в файл *.drc и дублируется в файле протокола Session Log (no указанию пользователя места расположения ошибок отмечаются на схеме специальными DRC-маркерами ф).

В отчеты заносятся сообщения о нарушениях правил проектирования двух типов:

• Errors — ошибки, которые обязательно должны быть исправлены;
• Warnings — предупреждения, которые могут привести к ошибкам при моделировании проекта (реагировать на них не обязательно).

После запуска команды Design Rules Check открывается диалоговое окно для задания правил проверки, которое имеет две закладки (рис. 2.47).

На закладке Design Rules Check (рис. 2.47, а) устанавливается, какая информация включается в отчет о проверке:

• Scope — проверка всего проекта (Check entire design), выбранной страницы или нескольких страниц (Check selection);
• Action — проверка соблюдения всех правил проектирования (Check design rules) или удаление со схемы нанесенных ранее DRC-маркеров;
• Report (выбор информации, включаемой в отчет о проверке):
• Create DRC markers for warnings — размещение символов DRC для предупреждения о возможных ошибках в соответствие с правилами, заданными в таблице ERC (в местах возникновения безусловных ошибок DRC-маркеры проставляются всегда);
• Check hierarchical port connections — проверка совпадения имен иерархических выводов и соответствующих иерархических портов в их схемах замещения, а также совпадения их общего количества и типов всех выводов;
• Check off-page connector connections — проверка совпадения имен соединяемых между собой межстраничных соединителей (подсоединенных к цепям с одинаковыми именами), расположенных на разных страницах схемы;
• Report identical part references — включение в отчет списка компонентов, имеющих одинаковые позиционные обозначения;
• Report invalid packaging — включение в отчет списка компонентов, имеющих одинаковые корпуса, но разную упаковочную информацию
• Report hierarchical ports and off-page connectors — составление списка всех портов иерархических блоков и межстраничных соединителей;
• Check unconnected nets — выявление цепей, каждая из которых не соединена по крайней мере с двумя выводами компонентов или не подключена к источникам внешних сигналов, а также цепей, имеющих на разных страницах схемы одинаковые имена, но к которым не подключены межстраничные соединители или иерархические порты;
• Check SDT compatibility — проверка совместимости с графическим редактором принципиальных схем OrCAD SDT для DOS (эта совместимость необходима, если предполагается сохранить схему проекта в формате OrCAD SDT);
• Report off-grid objects — составления списка имен и координат объектов, расположенных не в узлах сетки;
• Report all net names — составление списка всех имен цепей.
• Report File — присвоение имени файлу отчета (по умолчанию его имя совпадает с именем проекта, расширение имени drc);
• View Output — просмотр на экране результатов проверки.

На закладке ERG Matrix устанавливаются правила проверок, которые записываются в виде матрицы Electrical Rules Check (ERC, рис. 2.47, б). На строках и столбцах матрицы указаны типы выводов компонентов и различных портов (см. табл. 2.7). Не закрашенная ячейка означает разрешение соединения соответствующих выводов, предупреждения отмечаются символом W, ошибки — символом Е. Например, согласно изображенной на рис. 2.47, б матрице ERC соединение Output-Input (Выход-Вход) разрешено, о соединении Open Emitter-Open Collector (Открытый эмиттер-Открытый коллектор) будет выведено предупреждение, а соединение Power-Output (Источник питания-Выход) будет считаться ошибкой.

Поэтому перед выполнением команды Tools> Design Rules Check необходимо отредактировать содержание матрицы ERC в соответствие с особенностями текущего проекта.

Приведем пример файла отчета о результатах проверки проекта.

а)

б)

Рис. 2.47. Задание конфигурации команды Tools> Design Rules Check

• Design Rules Check

*********************************************

Checking for Invalid Pins in Package (Проверка ошибочных подсоединений выводов) ERROR [DRC0031]. Same Pin Number connected to more than one net. U11 A/3 Nets: 'N00049_3009' and 'N00049': PICD, PAGE1 (3.20, 2.10)

(Ошибка [DRC0031]. Некоторые выводы соединены более, чем с одной цепью. Цепи 1М00049_3009 и N00049 соединены с выводом U11A/3. Схема PICD, страница PAGE1, координаты вывода (3.20, 2.10)}

Checking Schematic: FRQCHK

Checking Electrical Rules

WARNING: [DRC0005] Unconnected pin U24/5D: SDLXLE, PAGE1 (1.80, 4.00)

(Предупреждение [DRC0005]. He подсоединенный вывод U24/5D. Схема SDLXLE,

страница PAGE 1, координаты вывода (1.80, 4.00))

Checking for Invalid References (Проверка неверных позиционных обозначений)

Checking for Duplicate References (Проверка дублирования позиционных обозначений)

После исправления обнаруженных ошибок можно выполнить команду Tools> Create Netlist для составления списка соединений проекта. В диалоговом окне этой команды имеется 9 закладок для выбора формата списка соединений (рис. 2.48). Первые 8 закладок связаны с определенными форматами:

• EDIF 200 — формат Electronic Data Interchange Format, имеющий две разновидности; с поддержкой (hierarchical netlist) или без поддержки (flat netlist) иерархической структуры (в зависимости от выбранной конфигурации системы);
• PSpice (файлы *.net), SPICE (файлы *.cir) — формат программ моделирования PSpice и SPICE (иерархические блоки представляются в виде макромоделей с помощью директивы.SUBCKT);
• VHDL (файлы *.vhd), Verilog (файлы *.v) — описания цифровых устройств на языках VHDL и Verilog;
• Layout — список соединений проекта в формате программы разработки печатных плат OrCAD Layout (бинарные файлы *.mnl);
• INF — передача данных в старую версию DOS-программы моделирования OrCAD Digital Simulation Tools 386+ (файлы *.inf).

В зависимости от выбранного формата пользователь должен произвести настройку формы выходного файла в соответствии с особенностями проекта (например, для формата OrCAD Layout, см. рис. 2.48, включение опции Run ECO to Layout приведет к автоматической передачи в программу разработки печатной платы OrCAD Layout нового (измененного) файла.mnl, при этом ранее в Layout должна быть загружена старая плата). Нажатием на девятую закладку Other можно выбрать еще около 40 форматов, из которых наиболее известны следующие: Allegro, EEDesigner, Intergraph, HiLo, Mentor, PADS, P-CAD, Scicards, Tango, VST. Отметим, что список соединений в формате программы Allegro PCB Layout (Unix и NT) фирмы Cadence может быть составлен также по команде Accessories> Allegros> Allegro Netlist.

Рис. 2.48. Выбор формата списка соединений в диалоговом окне команды Create Netlist

A.gif

B.gif

Gif