Краткая теория. Триггером типа тназывается запоминающий элемент с двумя устойчивыми состояниями и одним информационным Т-входом

Триггером типа Т называется запоминающий элемент с двумя устойчивыми состояниями и одним информационным Т-входом. Состояние Т-триггера изменяется на противоположное после каждого поступления счетного сигнала на Т-вход. Логика функционирования асинхронного счетного триггера представлена таблицей перехо­дов и описывается логическим уравнением

Асинхронный Т-триггер включает в себя два синхронных RS-триггера, при этом на Т-вход основной ступени_подается считаемый сигнал, а входы S и R соединены соответственно с выходами Q и Q вспомогательной ступени.

Пусть в начальном состоянии Q' = Q = 0. При поступлении первого счетного импульса происходит совпадение лог. 1 на входе элемента I (Т = 1, Q = 1), а основной триггер переключается в состояние " 1". После окончания входного импульса инвертор в цепи связи между ступенями разрешает перезапись информации во вспомогательный триггер. После поступления второго импульса триггер переключается в состояние " О", то есть осуществляется сложение входных сигналов по модулю два.

Триггером типа D называется синхронный запоминающий элемент с двумя ус­тойчивыми состояниями и одним информационным D-входом. Закон функциониро­вания D-триггера описывается логическим уравнением:

Q_t+1 = C_t ∙ D_t.

Это уравнение показывает, что после переключения состояние D-триггера по­вторяет значение сигнала на D-входе в тактовые моменты времени. Поэтому в ли­тературе D-триггеры часто называют триггерами задержки (от Delay — задержка).

Схему D-триггера можно построить на основе синхронного RS-триггера, ecли сигнал по входу S одновременно подавать через инвертор на вход R Схемы D-триггера строят также на основе самостоятельного логического уравнения.

D-триггер " следит" за изменением сигнала на D-входе во время действия син­хросигнала С и сохраняет ту информацию, которая имелась в момент его оконча­ния. RS-триггеры таким свойством не обладают и потому они менее помехозащищенные в сравнении с D-триггерами.

Для задержки информации в D-триггере на произвольное число тактов исполь­зуется разрешающий V -вход. Если V = 1, то DV-триггер функционирует как обычный триггер задержки; если V = 0, то работа схемы по входам блокируется и DV-триггер сохраняет предыдущую инфор­мацию.