БІЛЕТ № 9

1. Розробити поведінкову VHDL-модель цифрового пристрою, логічна структура якого наводиться на рисунку. Кожен з логічних елементів, що застосовуються в схемі, слід реалізовувати у вигляді окремого об’єкта (entity) з урахуванням затримок часу при спрацюванні елементів, величини яких для кожного з типів логічних елементів задано в таблиці. Формування VHDL-моделі головного пристрою з структурних компонентів слід здійснювати за допомогою механізму компонентів та конфігурацій.

Для розробленої VHDL-моделі цифрового пристрою створити випробувальний стенд за допомогою якого перевірити правильність роботи пристрою при всіх можливих комбінаціях його вхідних сигналів. Частоту надходження вхідних векторів у випробувальному стенді визначити на основі обчислення максимального часу обновлення сигналу на виході спроектованого пристрою. У відповідь включити VHDL-коди випробувального стенду, розробленого пристрою та його компонентів, а також результати проведеного модельного експерименту, представлені у вигляді часових діаграм для вхідних, та вихідних сигналів пристрою.

Для розв’язання поставленої задачі слід використовувати середовище Active-HDL. В процесі роботи дозволяється використовувати засоби автоматичного генерування коду.

Логічна схема пристрою

Значення затримок в елементах Елемент Величина затримки Затримка наростання, нс Затримка спаду, нс AND     OR     XOR     NOT

1. Запаси стійкості САУ.

1. Побудувати за допомогою JKC-тригерів схему дільника частоти з коефіцієнтом ділення N=11. Навести часову діаграму.

1. Нормування природного освітлення.